Dieser technische Überblick analysiert die Architektur und die Leistungsmerkmale des Dual-Core-RISC-V-Mikrocontrollers CH32H417 von WCH (Nanjing Qinheng Microelectronics). Die Systemarchitektur kombiniert einen primären V5F-Hauptkern (Out-of-Order Dual-Issue Superskalar, 400 MHz Taktfrequenz, 7–9 Stufen Pipeline, 128 KB ITCM, 256 KB DTCM) mit einem sekundären V3F-Nebenkern (150 MHz). Das System verfügt über insgesamt 896 KB SRAM und bietet Zero-Wait-Ausführung für Befehle und Daten auf beiden Kernen unter Nutzung der RV32IMFBC-Befehlssatzarchitektur mit benutzerdefinierten Erweiterungen.
In CoreMark-Benchmarks erzielt der V5F-Kern einen Durchsatz von bis zu 6,82 CoreMark/MHz. Zu den integrierten Peripheriebausteinen gehören ein High-Speed USB 3.0 Controller mit On-Chip PHY (Übertragungsraten von ca. 415 MB/s bis >420 MB/s im Simultanbetrieb), eine flexible FIFO-Schnittstelle mit bis zu 500 MB/s Bandbreite (8/16/32-Bit, max. 125 MHz Takt) sowie Multimedia-Interfaces (DVP, SDMMC, FMC). Der analoge Block umfasst drei ADC-Gruppen (darunter High-Speed-ADCs mit bis zu 20 MSPS), zwei DAC-Gruppen, Operationsverstärker und Komparatoren. Abschließend werden die Kernkomponenten des CH32H417-QE6 Evaluierungsboards strukturiert aufgeschlüsselt.
Wichtigste Punkte & Zeitstempel
0:00 Dual-Core-RISC-V-Architektur: Der CH32H417 setzt auf ein Dual-Core-Konzept mit dem V5F-Hauptkern (400 MHz, Out-of-Order Dual-Issue Superskalar, 7–9 Pipeline-Stufen, 22 KB I-Cache, 128 KB ITCM, 256 KB DTCM) und dem V3F-Nebenkern (150 MHz). Beiden Kernen stehen 896 KB SRAM mit Zero-Wait-State-Zugriff sowie RV32IMFBC-Instruktionen inklusive kundenspezifischer Befehlssatzerweiterungen zur Verfügung.
1:44 CoreMark-Performance: Benchmark-Tests des V5F-Hauptkerns demonstrieren eine Rechenleistung von 5,73 CoreMark/MHz bis hin zu 6,82 CoreMark/MHz bei Verwendung aktualisierter Compiler-Toolchains (GCC 15.2.0).
2:27 USB 3.0- & Universal-FIFO-Schnittstellen: Die integrierte USB 3.0-Schnittstelle (Host/Device mit On-Chip Transceiver) erreicht Lese-/Schreibgeschwindigkeiten von durchschnittlich 415 MB/s bzw. über 420 MB/s im simultanen Vollduplex-Betrieb. Die universelle FIFO-Schnittstelle (Master/Slave, bis 125 MHz Takt, 8/16/32-Bit Datenbus) bietet bis zu 500 MB/s Bandbreite zur Anbindung von FPGAs und ASICs.
3:57 Multimedia- & Analogschnittstellen: Der Mikrocontroller integriert Digital Video Port (DVP), SDMMC und Flexible Memory Controller (FMC). Der Analogbereich beinhaltet drei ADC-Gruppen (darunter ein High-Speed-ADC mit 20 MSPS Abtastrate und zwei ADCs mit 5 MSPS), zwei DAC-Gruppen, Operationsverstärker und Komparatoren.
5:03 Layout des CH32H417-QE6 Evaluierungsboards: Das Board beinhaltet User- und Reset-Tasten (1), USB High-Speed-Kommunikationsports (2, 6), die Haupt-MCU CH32H417 (3), eine Netzwerkschnittstelle (4), LDO-Spannungsregelung (5), den SWD-Debug-Header (7) sowie Status-LEDs (8).
Glossar
RISC-V (RV32IMFBC): Eine offene Befehlssatzarchitektur (ISA). Die Kennzeichnung RV32IMFBC steht für 32-Bit-Adressierung mit Modulen für Integer (I), Multiplikation/Division (M), Einzelpräzisions-Fließkomma-Arithmetik (F), Bit-Manipulationen (B) und komprimierte Instruktionen (C).
ITCM / DTCM (Tightly Coupled Memory): Befehls- (ITCM) und Daten-Speicher (DTCM), die ohne Cache-Latenzen direkt mit der Pipeline des Prozessorkerns gekoppelt sind, um determiniertes Echtzeitverhalten mit Zero-Wait-States zu garantieren.
Out-of-Order Dual-Issue Superskalar: Eine Prozessorarchitektur, die bis zu zwei Instruktionen pro Taktzyklus parallel verarbeiten kann und deren Ausführungsreihenfolge dynamisch anpasst, um Pipeline-Sperren zu vermeiden und den Durchsatz zu maximieren.
CoreMark: Ein industrieller Standard-Benchmark zur Bestimmung der verarbeitungsbezogenen Leistungsfähigkeit von Mikrocontrollern.
FIFO-Schnittstelle (First-In, First-Out): Eine gepufferte Datenschnittstelle, bei der Daten in der Reihenfolge ihres Eingangs ausgelesen werden. Ermöglicht hochbandbreitige Punkt-zu-Punkt-Verbindungen zwischen MCU und Peripheriebausteinen wie FPGAs.
MSPS (Mega Samples Per Second): Maßeinheit für die Abtastrate eines Analog-Digital-Umsetzers (ADC), die angibt, wie viele Millionen Abtastwerte pro Sekunde erfasst werden.
DVP (Digital Video Port): Parallele Schnittstelle zur direkten Erfassung von Bilddaten von Kamerasensoren.
FMC (Flexible Memory Controller): Hardware-Peripheriebaustein zur Ansteuerung externer paralleler Speicherbausteine wie SRAM, NOR-Flash oder PSRAM.
SWD (Serial Wire Debug): Ein von ARM/Industry-Standards definiertes zweidrähtiges Protokoll zum Programmieren und Debuggen von Mikrocontrollern.
Analysten-Notizen
Im vorliegenden Transkript liegen durch die automatische Spracherkennung (ASR) bedingte Begriffverfälschungen vor, die technisch wie folgt richtigzustellen sind:
ADC-Spezifikation (04:47): Die Formulierung „20 bytes sampling rates“ ist technisch fehlerhaft. Es handelt sich um eine Verwechslung von Abtastrate (20 MSPS) und Auflösung (10-Bit bzw. 12-Bit Wandlerauflösung).
FIFO-Benennung (03:27): Der Ausdruck „FI 5O“ stellt einen Transkriptionsfehler der etablierten Schnittstellenbezeichnung FIFO (First-In, First-Out) dar.